鉴相频率

将MAX2902与外部分数N频率合成器结合使用相对于与整数N频率合成器结合使用的一个主要区别便是可以使用更高的鉴相频率(F_COMP)，同时保持同样或者在许多应用中更小的频率分辨率或者步进(F_STEP)。在整数N频率合成器中步进频率与鉴相频率相同。然而在分数N频率合成器中，步进频率与鉴相频率相关，其关系为，F_STEP = F_COMP/2^BITS这里BITS为频率合成器的分数位数。

高的鉴相频率能够极大地减少本振(LO)信号的带内相位噪声。相位噪声正比于频率合成器中主分频器值(N)。提高鉴相频率，同样的射频频率只需要较小的N值，因而降低了分频器的噪声贡献。相位噪声的减少量可以根据下式计算：

环路带宽

当频率合成器鉴相频率增加时，可以使用更宽的环路带宽，同时没有恶化鉴相噪声的抑制性能。当鉴相频率的增加时，鉴相噪声被推到远处，允许环路滤波器的3dB点搬移到远处，同时仍然保持对参考杂散的充分抑制。

增加环路带宽的优点是锁定时间更短。锁定时间反比于环路滤波器的截止频率，因而增加环路带宽可以缩短PLL的锁定时间。在许多应用中锁定时间是关键参数，具有宽的环路带宽的分数N频率合成器非常重要。

增加环路带宽的缺点是鉴相器噪声在更宽的带宽内积分。相位噪声在环路滤波器截止频率内为常量，在此之外便开始滚降。因而，当环路滤波器拐角频率往更远处搬移时，根据公式，ΔIntegrated Noise = 10 x log(F₂/F₁) LO信号的积分相位误差也会增加，在式子中F1和F2分别为窄和宽的环路带宽。

注意耦合

MAX2902具有片内集成的功放，能够输出高达+23.5dBm (典型值)。这样大的功率值很容易使调制的射频输出信号耦合到MAX2902与频率合成器芯片之间VCO的布线上。仔细考虑布线和接地将有助于减少耦合，但由于布局空间大小的约束通常很难完全消除耦合的影响。VCO线上的干扰信号会导致MAX2902的LO相位噪声性能恶化。环路带宽越宽，射频耦合对电路的影响越小，因为闭环会衰减耦合噪声。但是前面已经提到，宽的环路带宽会增加系统的积分相位误差。

应用例子

本篇笔记提供两个例子。第一个例子使用整数N频率合成器结构，而第二个则使用分数N频率合成器结构。 使用的是同一个的频率合成器芯片中的整数和分数两个模式，用于说明MAX2902在闭环中的典型性能。两种配置的设置参数在下面与相位噪声特性图一起列出。两种配置根据频率合成器总体要求提供可行的现实世界解决方案。

使用的分数N频率合成器具有4比特的分数位数，能够提供模16的分数量。这允许鉴相频率大于整数型中的8倍，同时提供小于50%的步进频率间隔。如果使用模数更大的分数频率合成器，这个差别会更大。

从相位噪声曲线图上可以看到，带内相位噪声的差为(-73.00 - -82.83) = 9.83dB。这个值非常接近于基于不同N分频值的计算公式的理论差值10 * log (5856/732) = 9.03dB。因而分数频率合成器改善了带内相位噪声。然而，当计算积分相位误差时，整数和分数两种方法所得到的积分相位误差值分别收敛于-29dBc和-30dBc。在使用分数频率合成器的例子中，宽的环路带宽虽然失去了初始相位噪声的优点，却改善了PLL约5倍的锁定时间。

结论

MAX2902是一款高度集成的发射机芯片，可与整数N或者分数N频率合成器结合以构建完整的发射机解决方案。当挑选使用何种频率合成器与MAX2902配合使用时，首先要理解和评估主要的性能指标和它们之间的折衷。相位噪声、锁定时间、信道间隔和成本也都会随频率合成器方案的不同而不同。