摘 要：本文提出具有变掺杂结构的双RESURF单晶扩散型LDMOS。并借助二维器件模拟软件MEDICI，给出其表面电场的二维分布和整个结构的电场分布。对N型扩散区，变掺杂区的浓度，尺寸及位置进行优化设计，以获得较好的，折中的击穿电压和导通电阻， 
    关键词: LDMOS VLD RESURF
   
    The Analyses on The Characteristic of Single Crystal Diffused LDMOS
    Wu Jie, Fang Jian, Li Zhaoji 
    (IC Design Center of UESTC, Chengdu, Sichuan, 610054)
    Abstract： A double RESURF diffused LDMOS made of single crystal is presented. It has the characteristic of variation lateral doping and was simulated by MEDICI, two-dimension simulating devices software. Both surface and bulk field distribution of the whole device are given in this paper. By optimizing the doping concentration , the size and the location of N-type diffused region and variable doping region, a better trade-off between the breakdown voltage and on-resistance have been achieved. 
    Key word： LDMOS VLD RESURF
   
    1 引 言
    在高压功率集成电路中常采用高压LDMOS满足耐高压、实现功率控制等方面的要求。传统型的高压LDMOS是采用RESURF技术在轻掺杂薄外延层上制备[1][6][8]，为节约生产成本，我们研究了在单晶片上用浅结N阱做漂移区的扩散型LDMOS，并提出如Fig.1所示的器件结构。在器件优化设计中，该结构分别采用了双RESURF[2][3], 横向变掺杂（VLD）和场板等技术[4]来提高器件击穿电压，降低其导通电阻。
   

    Fig.1 LDMOS结构
   
    2 器件结构
    器件结构如Fig.1所示，该结构采用了双RESURF技术，即在普通RESURF结构的N－降场层（N阱）上加入P－降场层，通过引入附加电荷有效地降低了LDMOS栅、漏两端的尖峰电场，使器件表面电场趋于均匀，既采用VLD技术可明显提高器件耐压。这里讨论的P－降场层分成P1和P2两个区，且P1的浓度低于P2的浓度, 从而使P2区栅端的电场升高, P1区末端的尖峰电场降低。该结构的击穿主要发生在栅或漏端的器件表面，因此在栅、漏两端还采用了场板技术，从而进一步降低栅和漏端的电场，使器件表面电场趋于均匀。当耐压为730V，器件击穿时表面及体内电场分布如Fig.2所示。
   

   
    3 器件耐压分析及模拟结果
    3.1 P衬底浓度和N阱浓度的确定
    P衬底和N阱浓度的选取对击穿电压的高低起着决定性的作用。各层掺杂浓度要严格遵循RESURF原理，以获得最大击穿电压。通过求解二维Poisson方程可以得到近似解[7]， 
    （1）

    二维方程简化成一维方程得
   （2） 
    如Fig.1所示，为满足RESURF和电荷中性原理，P-降场层，N阱和P衬底掺杂剂量分别为1E1012cm-2，2E1012cm-2和1E1012cm-2。
    当P衬底浓度过高时，N阱在结深不变的情况下其浓度要增大，此时器件击穿电压相应降低；而当P衬底浓度过低时，N阱浓度降低，器件击穿电压增大，但导通电阻也同时增大。因此，在选取器件参数时P衬底浓度有一优值。
    双降场层LDMOS的N阱浓度和结深是影响器件击穿电压的关键参数。当N阱浓度偏低时，LDMOS的漂移区容易耗尽，电场在漏侧集中，导致器件首先在漏区/N阱处击穿；当N阱浓度偏高时，LDMOS的漂移区不容易耗尽，电场在P－降场层靠源区一侧集中，器件同样会过早击穿。所以通过调节N阱浓度使器件表面电场较为均匀，从而达到最大耐压，如Fig.2所示。
    3.2 P-降场层浓度和长度的确定
    首先考虑P-降场层为均匀掺杂时其浓度与击穿电压的关系，模拟结果如Fig.3所示。当LDMOS漏端加高压时，器件表面P-层承受大部分电压，对于均匀掺杂的P-降场层结构，其P-层中电场分布不均匀，其靠栅端和漏端处的电场均比较高。若其浓度过低则很容易耗尽，器件过早在P-降场层靠栅端一侧击穿；反之若其浓度过高则不容易耗尽，器件过早在其靠漏端一侧击穿。采用横向变掺杂技术（VLD）则有效地提高了器件击穿电压。该技术要求P-降场层的浓度从栅到漏逐渐降低，通过在器件表面引入负电荷，使表面电场在靠近栅端一侧提高，而靠近漏端一侧降低，从而使整个器件表面电场趋于均匀。在相同击穿电压下，变掺杂分布可有效地缩短LDMOS的漂移区长度，降低导通电阻。下列表中数据表明LDMOS击穿电压随降场层的P1、P2区浓度比例不同而变化。
   
    NA(P1) cm-3 8E1015 9E1015 8E1015 7E1015
    NA(P2) cm-3 8E1015 1E1016 2E1016 3E1016
    VBR V 620 590 730 720

    P-降场层的长度和在漂移区中的位置对器件击穿电压也有很大影响。当P-降场层较短，降场层很快耗尽 ，器件过早在降场层靠源端一侧击穿；当该层较长时不容易耗尽，器件过早在降场层靠漏端一侧击穿，此时可将P-降场层/N阱/N+漏区视为一反偏的穿通型P-N-N+（PIN）二极管，如Fig.1所示，当L较小，即I区较短时，也使得器件容易在P-降场层靠漏端一侧过早击穿。模拟得P-降场层长度对器件击穿电压的影响如Fig.4所示。
   

    Fig.4 击穿电压与P-降场层长度的关系
    由于栅电极和金属场板的作用，在栅氧和场氧的连接处有尖峰电场，可使器件在该处过早击穿。为解决此问题，这里将P-降场层靠栅端延伸到此连接处，从而降低该处电场，提高器件的击穿电压。
    通过优化设计和借助MEDICI模拟软件的仿真，当P-降场层的长度为34mm，P1区和P2区的浓度分别为8E15cm-3、2E16cm-3时，LDMOS可以得到730V的击穿电压。
    4 导通电阻分析
    LDMOS是只依靠电子（N沟道）导电的多子器件，无电导调制效应，因此它的导通电阻较大，这里分析了影响器件导通电阻的几大因素，并得到其仿真结果。LDMOS的导通电阻主要包括沟道电阻(Rch)on和漂移区电阻(Rd)on，公式如下所示[1]。沟道电阻随着栅电压升高而单调地减小，但由于长的漂移区使其电阻对器件导通电阻影响较大，因此这里主要研究如何降低LDMOS的漂移区电阻。
    （3）
    在VD很小的线性区，导通电阻Ron简化为
    （4）
    （1）漂移区的浓度ND是影响导通电阻的因素之一，漂移区浓度越高，其导通电阻越小，正向电流就越大。但漂移区浓度提高后，由于漂移区不容易耗尽，所以它的击穿电压随之降低。在保证器件耐压的前提下，尽可能提高漂移区的浓度，降低其导通电阻。
    （2）漂移区的长度Ld也是影响导通电阻的因素之一，漂移区越长，其电阻的长度就越大，导通电阻就越大，同样在保证反向耐压的情况下，尽量缩短漂移区，从而降低器件导通电阻。
    （3）漂移区的结深d也是影响导通电阻的因素之一，漂移区的结深越大，其电阻的横截面积就越大，导通电阻就越小，由MEDICI仿真得，对同样耐压730V的LDMOS，漂移区结深5mm时，比导通电阻为622 mΩ·cm2， 而漂移区结深7mm时，比导通电阻为515 mΩ·cm2。但结深过大使工艺变复杂，所以漂移区结深存在一优值。
    （4）在漂移区结深不变的前提下，当P-降场层结深越大，电流通道就越窄，即漂移区电阻横截面积越小，器件导通电阻越大。当P-降场层结深较小时，为满足RESURF原理，P-降场层的浓度较大，从而引起击穿电压的降低，因此P-降场层的结深存在一优值。
    经过对各参数值的优化，通过MEDICI模拟软件仿真最终得到的LDMOS反向耐压为730V，当漂移区结深7mm，P-降场层结深1mm，在栅压为15V，漏压为3V时，其正向比导通电阻为515 mΩ·cm2。
    在此结构的基础上，为降低导通电阻,将P-降场层隐埋在漂移区中，当器件正向导通时，载流子有两个平行的导电通路，它们分别位于漂移区中P-降场层的上下[5]。按RESURF原理和电荷中性原理，位于P-降场层上的漂移区，P-降场层，P-降场层下的漂移区和P衬底的掺杂剂量分别为1E1012cm-2，2E1012cm-2，2E1012cm-2和1E1012cm-2，即漂移区总掺杂剂量变为3E1012cm-2，是原来漂移区剂量的1.5倍，使漂移区电阻明显降低。比较两种结构的导通电阻特性如Fig.5所示，此时两种结构反向耐压均为730V，而比导通电阻分别为515 mΩ·cm2，360 mΩ·cm2，导通电阻改善了30％。
    5 小 结
    本文提出双RESURF单晶扩散型LDMOS结构，模拟分析如何利用双RESURF，横向变掺杂和场板等技术来提高器件的击穿电压，降低其导通电阻，并运用在漂移区中隐埋P-降场层，使器件击穿电压保持在730V不变的基础上，漂移区的掺杂剂量提高1.5倍，且导通电阻仅为原来的70%。
   
    Fig.5 两种结构的导通电阻特性比较
   
    作者简介:
    武 洁 女，1980年出生，学历本科，现就读于电子科技大学微电子与固体电子学院。
   
    参考文献:
    [1] X.B.Chen, et al.,“Lateral high-voltage devices using an optinized variational lateral doping,” Int. J. Electronics, Vol. 80, No. 3, p.449 ~459,1996.
    [2] J.A.Apples, H.M.J.Vase,“HV thin layer devices (Resurf devices)”, IEDM-1979， p.238-241
    [3] J.A.Appels,M.G.Collet,P.A.H.Hart,etal,“Thin layer high-voltage devices (resurf devices)” Philips Journal of Research Vol. 35, No. 1, pp. 1-13, 1980
    [4] X.B.Chen,B.Zhang,Z.J.Li“Theory of optimum design of reserse-biased p-n junctions using resistive field plates and variation lateral doping”，Solid-State Electronics Vol.35, No. 9
    p.1365-1370,1992
    [5] D.R.Disney,A.K.Paul,M.Darwish,R.Basecki,V.Rumennik，“A new 800V lateral MOSFET with dual conduction paths”,Proc.of ISPSD,p.399-402,2001 
    [6] A.Ludikhuize“A new of RESURF technology”,Proc.of ISPSD，p.11,2000
    [7] He Jin, Zhang Xing “Analytical model of surface field distribution and breakdown voltage
    for RESURF LDMOS transistor”,Chinese Journal Of Semiconductors, Vol. 22.No.9 2001
    [8] E.M.Sankara Narayanan, G.Amaratunga and W.L.Milne, “A study of the RESURF principle for thin epitaxial layer high voltage integrated circuits”, Proc. of ISPSD, pp. 172-175, 1992