1引言一般的雷达信号源实现主要有三种方式：第一种方式是采用DDS和MCU控制器件结合的方式；第二种是DDS、MCU控制器件和FPGA等可编程器件结合的方式：第三种是由FPGA等可编程器件实现DDS的方式。第一种方式利用专用DDS器件可以产生具有较好的杂散抑制和谐波抑制性能的雷达波形。控制简单。但不易于实现复杂波形的控制时序，灵活性差：第二种方式不仅可以产生有较好杂散抑制性能的雷达波形。还易于产生各种复杂的雷达信号,但附加了控
1 引言
一般的雷达信号源实现主要有三种方式：第一种方式是采用DDS和MCU控制器件结合的方式；第二种是DDS、MCU控制器件和FPGA等可编程器件结合的方式：第三种是由FPGA等可编程器件实现DDS的方式。第一种方式利用专用DDS器件可以产生具有较好的杂散抑制和谐波抑制性能的雷达波形。控制简单。但不易于实现复杂波形的控制时序，灵活性差：第二种方式不仅可以产生有较好杂散抑制性能的雷达波形。还易于产生各种复杂的雷达信号,但附加了控制器和时序生成器，增大了电路的复杂性：第三种方式适用于产生特定要求的信号，但开发周期长，杂散抑制和谐波抑制指标难以达到专用DDS的水平。
随着FPGA工艺的不断发展，设计人员在FP-GA上嵌入软核处理器成为可能，即所谓的SoPC(System on a Programmable Chip)解决方案，它是指在FPGA内部嵌入包括CPU在内的各种IP，组成一个完整系统．在单片FPGA内部实现一个完整系统功能。本文采用Altera公司提供的SoPC Builder工具将Nios II CPU软核嵌入到Cyclone II系列FPGA内部以控制高性能DDS器件AD9858，并采用该片FPGA产生其他控制时序。这样既充分利用了专用DDS的良好特性和完备功能，同时又大大减少处理器外围扩展元件数目，提高系统集成度，降低外围电路布局走线的复杂度,提高系统的抗干扰能力，便于今后升级扩展。
2 器件简介
2.1 CycloneⅡ系列FPGA及NiosⅡ简介
Cyclone II系列FPGA采用TSMC 90 nm低k绝缘工艺,具有完备的性能和极低的功耗，而价格与ASIC相当。它具有多达68 416个逻辑单元(LE)和1.1 Mbit嵌入式存储器，具备很多优化的特性，包括多达150个嵌入18×18乘法器、专用外部存储器接口电路、4 Kbit嵌入存储块、锁相环(PLL)和高速差分I/O能力。其差分I/O信号可提供更好的噪声容限，产生更低的电子干扰(EMI)，并降低了功耗。其增强型锁相环(PLL)能提供先进的时钟管理能力。它还支持：Nios II系列32位RISC嵌入式处理器。
Nios II是Altera公司推出的第二代IP软核处理器，具有超过200 DMIP的性能，并与其他IP核构成SOPC系统的主要部分。用户可以通过自定义逻辑的方法在SoPC设计中添加自己开发的IP核，充分体现了SoPC设计灵活和高效的优越性。Nios II系列嵌入式处理器包括三种CPU内核：高性能内核(Nios II/f，快速)、低成本内核(Nios II/e，经济)和性价比均衡内核(Nios II/s，标准)。采用Quartus II设计软件集成的SoPC Builder工具，可以在系统中轻松嵌入Nios II处理器。本系统设计采用该系列EP2C8Q208C7。
2.2 AD9858简介
AD9858是ADI公司推出的直接数字频率合成器(DDS),其10-bit DAC具有高达1 GS/s模拟输出，频率高达400 MHz。它具有快速调频和精细调谐分辨率的特性，可快速产生单频脉冲、线性调频及相位编码信号。AD9858的杂散抑制性能和谐波抑制性能也非常突出，当输出40 MHz信号时，±1 MHz带宽内的数模转换SFDR为一87 dBc；输出180 MHz信号时。±1 MHz带宽内的数/模转换SFDR为-84 dBc,能满足高性能雷达低杂散、低相位噪声的要求。AD9858内部集成有电荷泵(CP)、相频检测器(PFD)和模拟混频器，可以将高速DDS和锁相环(PLL)及混频器结合使用。AD9858具有对输入时钟二分频功能，外部时钟高达2 GHz。对AD9858进行配置也非常容易，只需把控制字通过并行或串行方式写入片上的控制寄存器即可。AD9858比先前的解决方案速度提高了3倍，功耗却没有增加，还具有可编程的全睡眠模式，因而适应用于无线设备以及军事系统的设计。
AD9858的优势在于其具有四套频率调谐寄存器(FTW)及四个相位调整寄存器(POW)，这使得它可以方便快速产生线性调频信号以及相位编码信号，而且这四个控制寄存器的选择是由外部选择信号PS1、PS0实现的，可大大减少了子码间的转换时间。
3 统设计方案
3.1 硬件结构
本系统硬件框图如图1所示。FPGA和AD9858的并行数据/地址总线相连，提供读/写信号、复位信号和PS0、PS1信号。AD9858的输入时钟由外部时钟源电路提供，采用差分电平标准。AD9858的输出首先经过放大电路，使其满足功率要求，然后再经过滤波电路。FPGA接收主机的波形选择控制信号，产生各种同步时序，并为内嵌Nios II CPU提供中断信号。Nios II CPU响应不同的中断，通过并行方式为AD9858提供各种控制字和初始化，从而产生不同的雷达波形。
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