高级数据链路控制(HDLC，High-levelDataLinkControl)规程是由同际标准化组织开发，面向比特同步的数据链路层协议。随着ARM处理器市场的成熟，ARM处理器上的高级数据链路控制器外设，几乎涵盖了HDLC规程常用的大部分子集。随着处理能力的提高，在ARM的底层对HDLC通信过程进行控制，具有成本低、灵活性好、便于扩展为操作系统上的应用程序等优点。1STR71X系列的数据链路控制器1.1STR71X的芯片介绍STR71X系列足基于16／32位ARM7TDMI内
高级数据链路控制(HDLC，High-level Data LinkControl)规程是由同际标准化组织开发，面向比特同步的数据链路层协议。随着ARM处理器市场的成熟，ARM处理器上的高级数据链路控制器外设，几乎涵盖了HDLC规程常用的大部分子集。随着处理能力的提高，在ARM的底层对HDLC通信过程进行控制，具有成本低、灵活性好、便于扩展为操作系统上的应用程序等优点。
1 STR71X系列的数据链路控制器
1.1 STR71X的芯片介绍
STR71X系列足基于16／32位ARM7TDMI内核的微控制器。该系列中的所有器件都包含片上高速单电压Flash存储器和高速RAM存储器。除了HDLC同步通信接口外，还提供了I2C、UART、BSPI、USB2.0、CAN接口等，极大地丰富了该系列在通信、网络等方面的控制能力。
1.2 STR71X的HDLC模块介绍
STR71X系列上的高级数据链路控制器支持全双工操作，能够自动完成标志的设置、零位的检测、校验序列(FCS，Frame Check Sequence)的产生和校验；32位可屏蔽地址区域识别，3种可供选择的时钟，支持NRZ、NRZI、FM0或MANCHESTER数据编码模式，支持时钟恢复的数字锁相环(DPLL)；内部含1个8位波特率生成器，2个128字节RAM缓冲器。实际应用中，fm0数据编码模式下，可以实现250kb／s的数据收发。
1.3 STR71X系列采用的HDLC帧的格式
STR71X的HDLC模块中数据是以帧为单位发送的。STR71X系列采用的HDLC的帧格式如下：
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